한국정보과학회:학술대회논문집 (Proceedings of the Korean Information Science Society Conference)
- 한국정보과학회 2006년도 가을 학술발표논문집 Vol.33 No.2 (A)
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- Pages.449-453
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- 2006
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- 1598-5164(pISSN)
런 타임에서의 캐쉬 라인 크기 선택
Dynamically Varing Cache Line Size in Merged DRAM/Logic LSIs
- Jung, Sam-Ki (Dept. of Electronics and Computer Engineering, Hanyang University) ;
- Lee, In-Hwan (Dept. of Electronics and Computer Engineering, Hanyang University)
- 발행 : 2006.10.20
초록
DRAM과 고밀도집적회로가 병합된 시스템에서는 메모리와 프로세서간에 넓은 대역폭을 갖을 수 있다. 이런 조건에서 넓은 대역폭을 효율적으로 이용할 수 있는 D-VLS(Dynamically Variable Line Size) 캐쉬가 제안되었다. D-VLS 캐쉬는 프로그램이 실행 되면서 그 프로그램의 특성을 추적하며 적절한 캐쉬 라인 사이즈를 선택함으로써 시스템 성능향상을 목표로 한다. 본 논문에서는 D-VLS 캐쉬에서 캐쉬 라인 사이즈를 결정하는 알고리즘을 개선하고자 한다. 개선된 알고리즘을 적용한 결과 기존의 D-VLS 캐쉬보다 평균 메모리 접근 시간이 3.73% 정도 향상되었다.
키워드