Visualization Tool for Standard Cell Placement

표준 셀 배치를 위한 가시화 도구

VLSI 셀 배치문제는 셀(노드)과 넷으로 구성된 회로를 최소의 비용과 제약조건을 만족하면서 칩 위에 배치하는 문제로 지금까지 여러가지 다양한 배치 알고리즘들이 제시되어왔다. 배치 알고리즘은 입력으로 회로정보를 받아서 결과를 숫자 데이터로 출력하기 때문에 알고리즘 개발자는 배치결과를 숫자 데이터로 분석할 수 밖에 없다. 이런 점에서 실험 결과에 대한 신뢰성 문제가 발생될 수 있는데 2003년 발표된 밴치마킹에 관한 논문[1]에 따르면 뛰어난 성능을 가진 대표적인 알고리즘들을 비교 분석한 결과 실제 최종 배치된 결과에서 셀들의 오버랩 현상과 균일하지 못한 배치 등 몇 가지 문제점들이 지적되었다. 본 논문에서는 이러한 문제점들을 해결하기 위해 알고리즘 개발자가 실험 결과를 가시화해서 직접 확인하고 분석할 수 있는 가시화 도구를 제안한다. 또한 가시화 도구는 결과분석을 통해 보다 향상된 알고리즘 개발에 도움을 주는 것을 목적으로 한다.