Proceedings of the Korea Information Processing Society Conference (한국정보처리학회:학술대회논문집)
- 2003.05b
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- Pages.1015-1018
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- 2003
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- 2005-0011(pISSN)
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- 2671-7298(eISSN)
An architecture for data processing accelerator
데이터 처리 가속기 구조
- Na, Jong-Whoa (Dept. of Info. & Comm. Engineering HanSei University) ;
- Kim, Hee-Chern (Dept. of Info. & Comm. Engineering HanSei University) ;
- Ryu, Dae-Hyun (Dept. of Computer Engineering, HanSei University) ;
- Kwon, Chang-Hee (Dept. of Info. & Comm. Engineering HanSei University) ;
- Jung, Kwang-Ho (Dept. of Info. & Comm. Engineering HanSei University) ;
- Sin, Seung-Jung (Dept. of Info. & Comm. Engineering HanSei University)
- 나종화 (한세대학교 IT학부) ;
- 김희천 (한세대학교 IT학부) ;
- 류대현 (한세대학교 IT학부) ;
- 권창희 (한세대학교 IT학부) ;
- 정광호 (한세대학교 IT학부) ;
- 신승중 (한세대학교 IT학부)
- Published : 2003.05.16
Abstract
본 논문은 날로 증가하는 데이터 처리 요구를 데이터 처리 전용 칩을 이용하여 데이터베이스, 데이터 마이닝, 또는 전문가 시스템 통과 같이 데이터 비교연산에 시간을 많이 소모하는 응용 소프트웨어의 처리 속도를 최소화 할 수 있는 시스템을 제안한다. 본 시스템은 기존의 숫자처리(numeric processing)보다는 기호처리(symbolic processing)를 위해서 관계 연산(relation operation) 모듈을 이용하여 입력된 데이터들을 하드웨어 레벨에서 고속으로 처리한다. 본 시스템은 칩으로 설계되어 하드디스크 레벨에서 시스템을 가속 시린 수도 있고, IP(Intellectual Property)로 구현되어 SoC(System-on-a-chip)의 한 모듈로서 프로세서 레벨에서 시스템을 가속시킬 수도 있다.
Keywords