Investigation of Threshold Voltage in Si-Based MOSFET with Nano-Channel Length

Si-기반 나노채널 MOSFET의 문턱전압에 관한 분석

In this paper, we have presented the simulation results about threshold voltage at Si-based MOSFETs with channel length of nano scale. We simulated the Si-based n-channel MOSFETS with sate lengthes from 180 to 30 nm in accordance to constant voltage scaling theory. These MOSFETs had the lightly doped drain(LDD) structure, which is used for the reduction of electric field magnitude and short channel effects at the drain region. The stronger electric field at this region it due to scaling down. We investigated and analysed the threshold voltage of these devices. This analysis will provide insight into some applicable limitations at the ICs and used for basis data at VLSI.

본 논문에서는 Si-기반 나노채널 nMOSFET의 문턱전압에 관하여 분석하였다. 본 논문에서 연구된 소자는 180nm의 n-채널 MOSFET을 기준으로 30 nm까지의 게이트 길이를 가진 소사를 정전압 스켈링 이론에 따라 스켈링하였다. 이들 소자들은 드레인 영역에서의 전계크기 감소와 단채널 효과를 줄이기 위해 LDD(lightly doped drain) 구조를 사용하였으며 이들 소자의 문턱전압을 조사ㆍ분석하였다. 이러한 해석은 IC응용의 한계에 대한 분석을 제공할 것이며 VLSI의 기본 데이터로 활용될 수 있을 것이다.