• Title, Summary, Keyword: FPGA

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초고집적 FPGA디버깅의 문제점 및 해결책 (Debugging Problem for Multi-Million Gates FPGAs and the Way to Solve It)

  • 양세양
    • 대한전자공학회논문지SD
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    • v.39 no.4
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    • pp.84-92
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    • 2002
  • 최근의 FPGA는 매우 높은 집적도와 빠른 동작속도 때문에 많은 응용분야에서 널리 사용되고 있다. 그러나, FPGA에 구현된 설계를 디버깅하는 과정은, FPGA의 내부에 존재하는 수많은 신호선들을 탐침하는 과정이 매우 오랜 시간을 요하는 FPGA 재-컴파일을 최소 수 차례 이상 필요로 함으로서 많은 문제점을 가지고 있다. 본 논문에서는, 이와 같은 FPGA 디버깅의 문제점을 분석하고, 새로운 디버깅 방법을 제안한다. 제안되는 방법은 FPGA 내부에 존재1차는 모든 신호선들에 대한 100% 탐침을 한 차례의 FPGA 재-컴파일과정 없이도 수행하는 것을 가능하게 할 뿐만 아니라, 한번의 FPGA 컴파일 과정으로 최소 한 개의 설계 오류를 찾을 수 있도록 한다. 본 논문에서 제안된 방법은 실험을 통하여서도 매우 효과적이며 실용적임이 확인되었다.

3차원 구조를 이용한 저전력 FPGA 구조 (A Low Power FPGA Architecture using Three-dimensional Structure)

  • 김판기;이형표;김현필;전호윤;이용석
    • 한국정보과학회논문지:시스템및이론
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    • v.34 no.12
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    • pp.656-664
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    • 2007
  • Field-Programmable Gate Arrays는 사용자가 프로그램이 가능한 혁신적인 대규모 집적 회로이며 값싸고 빠르게 주문자가 원하는 VLSI 구현할 수 있는 장점을 가지고 있다. 그러나 특정 목적의 프로그램의 속도가 증가했을 때 FPGA가 연산하는 동안의 전력 소모와 연결선의 지연이 FPGA를 프로그램 하는데 중요한 문제점이 된다. 특히 기존 구조에서 사용되는 내부연결선이 전체 FPGA의 전력 중 65%를 소모한다. 이로 인하여 내부연결선이 전력 소모에 큰 영향을 주기 때문에 배선 시 연결선의 길이와 블록 간의 연결선을 줄임으로써 전력 소모를 줄일 수 있다. 배선 시 내부연결선을 줄이기 위한 방안으로 3차원 FPGA가 제안되었다. 하지만 구조의 복잡해짐으로써 오히려 스위치에서 물리적인 연결선들은 더욱 증가하고 스위치의 면적이 증가하는 문제점을 가지게 되었다. 본 논문에서는 복잡성을 낮추어서 물리적인 내부 연결선의 길이를 줄이고, 배선시의 연결선의 길이를 3차원 FPGA만큼 줄일 수 있는 FPGA구조를 제안한다. 그리고 ISE 의 FPGA Editor와 배선 시 길이를 예측하는 프로그램을 사용하여 Xilinx사의 Virtex II FPGA와 3D FPGA의 연결선 구성을 비교한다.

FPGA 경계 스캔 체인을 재활용한 FPGA 자가 테스트 회로 설계 (A Design of FPGA Self-test Circuit Reusing FPGA Boundary Scan Chain)

  • 윤현식;강태근;이현빈
    • 전자공학회논문지
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    • v.52 no.6
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    • pp.70-76
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    • 2015
  • 본 논문은 FPGA 내부의 경계 스캔 체인을 자가 테스트 회로로써 재활용하기 위한 FPGA 자가 테스트 회로 설계 기술을 소개한다. FPGA의 경계 스캔 체인은 테스트나 디버깅 기능뿐만 아니라 각 셀에 연결되어 있는 입출력 핀의 기능을 설정하기 위해서도 사용되기 때문에 일반적인 칩의 경계 스캔 셀보다 매우 크다. 따라서, 본 논문에서는 FPGA 경계 스캔 셀의 구조를 분석하고 소수의 FPGA 로직과 함께 테스트 패턴 생성과 결과 분석이 가능하도록 설계한 BIST(built-in-self-test) 회로를 제시한다. FPGA의 경계 스캔 체인을 자가 테스트를 위하여 재사용함으로써 면적 오버헤드를 줄일 수 있고 보드상에서 프로세서를 사용한 온-라인(on-line) 테스트/모니터링도 가능하다. 실험을 통하여 오버헤드 증가량과 시뮬레이션 결과를 제시한다.

디지털 기술의 소모전력을 위한 FPGA 모듈 알고리즘에 관한연구 (A Study of FPGA Modul Algorithm consider the Power Consumption for Digital Technology)

  • 윤충모;김재진
    • 한국정보통신학회논문지
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    • v.13 no.9
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    • pp.1851-1857
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    • 2009
  • 본 논문은 소모 전력 계산을 위해 회로를 구현하고자 FPGA 기술 매핑을 위한 소모 전력을 고려한 재사용 모듈 생성 알고리즘을 제안한다. 제안한 알고리즘은 FPGA 기술 매핑을 위해 사용되는 재사용 모듈에 대해 소모 전력을 고려하여 RT 라이브러리를 생성하는 알고리즘이다. 소모 전력 계산을 위해 회로를 구현하고자 하는 FPGA를 선정한다. 선정된 FPGA를 구성하고 있는 LUT의 조건을 고려하여 전체 소모 전력이 최소가 되도록 기술 매핑을 수행한다. 이러한 정보를 이용하여 할당된 결과의 모듈들 중에서 주어진 소모 전력에 맞는 모듈을 선정하여 회로를 구현한다.

FPGA 기술 매핑을 위한 소모 전력을 고려한 재사용 모듈 생성 알고리즘에 관한 연구 (A Study of Reuse Module Generation Algorithm consider the Power Consumption for FPGA Technology Mapping)

  • 윤충모;김재진
    • 한국정보통신학회논문지
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    • v.11 no.12
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    • pp.2306-2310
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    • 2007
  • 본 논문은 FPGA 기술 매핑을 위한 소모 전력을 고려한 재사용 모듈 생성 알고리즘을 제안한다. 제안한 알고리즘은 FPGA 기술 매핑을 위해 사용되는 재사용 모듈에 대해 소모 전력을 고려하여 RT 라이브러리를 생성하는 알고리즘이다. 소모 전력 계산을 위해 회로를 구현하고자 하는 FPGA를 선정한다. 선정된 FPGA를 구성하고 있는 LUT의 조건을 고려하여 전체 소모 전력이 최소가 되도록 기술 매핑을 수행한다. 이러한 정보를 이용하여 할당된 결과의 모듈들 중에서 주어진 소모 전력에 맞는 모듈을 선정하여 회로를 구현한다.

CORBA 컴포넌트를 지원하는 FPGA 설계 (FPGA design for CORBA component)

  • 이창훈;김준;현승헌;정재호;최승원
    • 한국정보통신설비학회:학술대회논문집
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    • pp.25-29
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    • 2008
  • The CORBA that supports FPGA has not been used generally and it is difficult to implement and to develop the CORBA for FPGA. In this paper we propose the way to design FPGA to support a CORBA component. For FPGA to support the CORBA component, embedded processor provided by FPGA and PCI based CORBA is utilized. The PCI based CORBA is for improving data transfer throughput. This paper will be organized as follows. In Chapter I, existing research trend and background are presented for why we propose design of FPGA that support the CORBA component. In Chapter II, FPGA design for supporting CORBA components is proposed and described in detail. In Chapter III, simple experiment is tested to confirm the proposed FPGA design. Finally session 4 is conclusion of this paper.

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FPGA 기반의 멀티미디어 재생기 설계 교육용 장비 (Education equipment for FPGA-based multimedia player design)

  • 유윤섭
    • 실천공학교육논문지
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    • v.6 no.2
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    • pp.91-97
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    • 2014
  • FPGA를 이용해서 다양한 멀티미디어 데이터 처리가 가능한 교육장비를 소개한다. 이 장비를 이용해서 영상인식 기반의 하드웨어 설계의 한 사례를 소개하고 그 설계를 기반으로 "FPGA를 이용한 디지털시스템 설계" 교과목의 교육 가능한 사례를 소개한다. 학생들에 의해서 새롭게 설계한 하드웨어를 본 FPGA를 이용해서 하드웨어 장비에 적용시키는 능력을 배양할 수 있고, 또한 개념 설계, 부분설계, 상세설계를 통해서 FPGA 기반 하드웨어의 창의적 종합설계 능력을 키울 수 있다. 그리고 오디오 코덱을 제어하는 부분은 FPGA내에 있는 소프트 마이크로프로세서인 NIOS II를 이용해서 한 칩에 디지털 하드웨어와 마이크로컨트롤러를 결합한 SOC 설계 능력을 키울 수 있다. 또한, 무선통신, Labivew와 FPGA 설계 능력을 결합하는 적용능력도 키울 수 있다.

상용 FPGA 클러스터 시스템 기반의 최적화된 DES 코어 설계 (Optimized DES Core Implementation for Commercial FPGA Cluster System)

  • 정은구;박일환
    • 정보보호학회논문지
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    • v.21 no.2
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    • pp.131-138
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    • 2011
  • 기존의 FPGA기반 DES 전수조사 시스템은 비용대비 높은 성능을 가지고 있으나, 단일 FPGA에서 DES 알고리즘의 최적화 설계에 대한 연구는 미흡하다. 본 논문에서는 77개 Xilinx Virtex5-LX50 FPGA로 구성된 상용 FPGA 클러스터 시스템의 단일 FPGA에 최적화된 하드웨어 DES를 제안한다. 이를 위해서 DES 코어의 파이프라인 수, DES 코어 수, DES 코어의 동작 주파수 등에 따른 설계 공간 탐색을 수행하여 단일 FPGA에 333MHz로 동작하는 16개의 DES 코어를 집적했다. 또한, 각 FPGA에 공급되는 전력의 제한으로 인한 성능 하락을 줄이기 위해서 저전력 설계를 적용하여 333MHz로 동작하는 8개의 DES 코어를 집적했다. 제안된 DES을 상용 시스템에 적용할 경우, 각각 최대 2.03일과 4.06일 안에 DES 키를 찾을 수 있을 것으로 판단된다.

SRAM 기반의 FPGA 연결선을 위한 고장 진단 알고리듬 개발 (An Efficient Diagnosis Algorithm for SRAM-Based FPGA Interconnects)

  • 김용준;김지혜;전성훈;강성호
    • 대한전자공학회논문지SD
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    • v.41 no.4
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    • pp.113-122
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    • 2004
  • 본 논문에서는 FPGA 연결선을 위한 고장 진단 방안을 제안한다. 제안된 고장 진단 방안은 FPGA의 연결선에 존재하는 모든 고장을 진단한다. 또한 이는 최신의 FPGA 장치인 Xilinx Virtex FPGA에 적용이 가능하다. 제안된 고장 진단 방안은 기존의 고장 진단 방안에 비하여 훨씬 짧은 시간동안 고장 진단을 수행한다.

K-FPGA 패브릭 구조의 평가 툴킷 (Evaluation Toolkit for K-FPGA Fabric Architectures)

  • 김교선
    • 대한전자공학회논문지SD
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    • v.49 no.4
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    • pp.15-25
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    • 2012
  • FPGA용 CAD툴에 대한 학계의 연구는 상용 FPGA에 적용하기에는 단순하고 비효율적인 아키텍처를 가정하고 있기 때문에 실용성 측면에서 뒤처져 왔다. 최근 상용 FPGA 아키텍처의 배치 위치 및 배선 그래프 데이터베이스를 구축하고 인터페이스를 제공함으로써 상용 FPGA에 적용할 수 있는 배치 배선 툴의 개발을 가능하게 하려는 시도가 있었다. 본 논문은 신규 FPGA 아키텍처로 개발되고 있는 K-FPGA의 경쟁력을 벤치마킹 할 수 있는 툴킷 개발에 대해 기술한다. 이는 학계 CAD 툴의 실용성 한계를 한층 더 확장하고 있다. 기존 상용 툴과 매핑, 패킹, 배치, 배선 각 단계 별로 데이터를 교환할 수 있어 세부 툴별 비교 평가가 가능하며 이전 단계의 결과물을 기다리거나 결과의 질에 영향을 받지 않으면서 각 단계를 독립적으로 개발할 수 있는 체계를 구축하였다. 또한, 상용 FPGA의 아키텍처를 추출하여 단위 셀 라이브러리를 구축함으로써 FPGA 아키텍처의 신규 개발 시 참조 설계 역할을 할 뿐만 아니라 상시 벤치마킹 환경을 제공하도록 하였다. 특히, 아키텍처 정보를 툴 내에 하드 코딩하지 않고 하드웨어 설계자에게 익숙한 표준 HDL 형식으로 기술하여 읽어 들일 수 있도록 함으로써 아키텍처에 수시로 다양한 변경을 시도하면서 최적화해도 툴이 유연하게 수용할 수 있는 데이터 구동 방식의 툴 개발을 추구하였다. 실험을 통해 단위 셀 라이브러리 및 툴 기능을 검증하였으며 개발 중에 변경되고 있는 FPGA 아키텍처 상에서 임의의 설계를 매핑해 보고 정상 동작할 지 시뮬레이션으로 검증할 수 있음을 확인하였다. 배치 및 배선 툴이 개발 중이며 이들이 완성되면 실용적이고 다양한 신규 FPGA 아키텍처들을 개발하고 그 경쟁력을 평가할 수 있게 될 뿐만 아니라 신규 아키텍처를 위한 최적화 CAD 툴 개발 연구가 활발해지는 시너지 효과도 기대할 수 있다.